IBMは、半導体業界がまだ数年先のことだと考えていたことを実現しました。つまり、1ナノメートルの壁を破る動作するチップ技術を実証したのです。0.7ナノメートルノードで動作するIBMのサブ1nmチップは、従来のものを単に小型化しただけのものではありません。これはトランジスタの構築方法そのものを根本的に変えるものであり、今後10年間のAIコンピューティング、省エネ型データセンター、コンシューマーエレクトロニクスにおける「可能」の範囲を変える可能性があります。
Summary
主なポイント
- IBMは、新しいナノスタックアーキテクチャを用いて0.7nmノードで動作する、世界初のサブ1ナノメートルチップ技術を発表しました。
- このチップは、トランジスタを3D層として垂直方向に積み重ねることで、爪の大きさの表面にほぼ1,000億個のトランジスタを搭載しています。
- IBMの2nm世代機と比較して、新設計は最大50％の性能向上または最大70％のエネルギー効率向上を実現します。
- オンチップSRAMメモリは40％のスケーリングを実証しており、AIワークロードを支えるうえで重要な指標です。
- これは研究上のマイルストーンであり、市販製品ではありません。IBMは、このアプローチが競争力を保ったままスケールできれば、5年以内に量産に至る可能性があると見積もっています。
IBM、世界初のサブ1ナノメートルチップを発表
この発表は2026年6月25日に行われ、半導体業界が長年静かに抱えてきた疑問を即座に呼び起こしました。すなわち、「ムーアの法則は本当に行き詰まったのか、それとも誰かが迂回路を見つけたのか？」という問いです。
少なくとも現時点でのIBMの答えは、迂回路であり、しかも劇的なものです。0.7nmノードは、単なる小さな一歩ではありません。多くのエンジニアがシリコントランジスタのスケーリングにおける実用的限界とみなしていた閾値を超えています。そこに到達するために、IBMは従来の意味でトランジスタを小さくしただけではありません。アーキテクチャ全体をゼロから作り直したのです。
画期的な0.7nmノード技術
現在の業界標準は約2ナノメートルで、すでに原子数個分の幅という、ほとんど理解を超えた小ささです。IBMの新技術は0.7nmで動作し、1ナノメートルを下回る世界初の既知のチップ技術となります。比較のために言えば、1ナノメートルは1メートルの10億分の1であり、このスケールのトランジスタは、古典物理学が無理なく扱える境界線上で動作しています。
ジェイ・ガンベッタ（Jay Gambetta）IBMフェローでありIBMリサーチのディレクターは、これを「コンピューティングにおける画期的な瞬間であり、テクノロジーをナノメートル時代の先、原子スケールへと押し進めるものだ」と表現しました。彼の言葉には重みがあります。IBMは半導体分野で数多くの「世界初」を達成してきた実績があり、商業化のタイムラインが不透明な場合でも、研究コミュニティはこうした発表を真剣に受け止めます。
ナノスタックアーキテクチャと3Dトランジスタ積層
このブレークスルーの秘密は、IBMがナノスタックアーキテクチャと呼ぶものにあります。これは業界初の、ナノシートベースのトランジスタを用いた三次元アーキテクチャです。何十年にもわたりチップの進歩を支えてきた、平面上（2次元）でトランジスタを縮小し続けるアプローチではなく、IBMは3Dシーケンシャルインテグレーションと呼ばれる手法を用いて、トランジスタを垂直方向に積み重ね、段違いに配置しています。
サリー大学のコンピュータサイエンティストであるアラン・ウッドワード（Alan Woodward）教授は、わかりやすい比喩を示しました。サムスンやインテルといった競合他社による既存の3Dチップの取り組みが30〜50階建てのビルに相当するなら、IBMのナノスタック提案は100階建ての超高層ビルのようなものだ、というのです。「IBMの提案が最も野心的だと言ってよいと思います」と彼は述べています。
その野心は、現実のエンジニアリング上の課題を伴います。熱は大きな懸念事項です。トランジスタはスイッチング時に熱を発生させますが、高密度の垂直スタックでは、その熱が逃げる先がほとんどありません。また、層間分離の問題もあります。トランジスタ間の絶縁層が薄すぎると、トランジスタが正しくオフにならない可能性があります。IBMがこれらの問題を量産レベルでどこまで克服できるかが、この技術が実際に製品化に至るかどうかを左右するでしょう。
技術的進歩と性能指標
見出しに並ぶ数字は、どの観点から見ても際立っています。
トランジスタ密度とチップサイズ
ナノスタック設計により、ほぼ1,000億個のトランジスタを人間の爪ほどの大きさのチップ上に収めることができます。この密度は、垂直方向に積層することで実現されています。従来の平面設計では、このスケールでこれほど多くのトランジスタを収容することは不可能でした。
性能とエネルギー効率の向上
IBMの2nm世代機と比較すると、0.7nmチップは最大50％の性能向上、あるいは同等のワークロードにおいて最大70％のエネルギー効率向上を実現します。「性能か効率か」という表現は意図的なものです。チップ設計者は、同じ基盤アーキテクチャを、用途に応じて生のスピード重視にも、低消費電力重視にもチューニングすることができます。
この柔軟性は、今まさに非常に重要になっています。生成AIブームにより、データセンターの電力消費はテック業界で最も差し迫った問題の一つとなりました。サーバーファームは電力網に負荷をかけ、産業規模の冷却を必要としています。同じ計算出力を70％少ないエネルギーで提供できるチップは、単なる技術的成果ではなく、非常に高コストで現実的なインフラ危機に対する潜在的な解決策でもあります。
AIワークロード向けのSRAMスケーリング
純粋な処理能力を超えて、IBMは動作するCMOSインバータでナノスタックアプローチを検証し、SRAM（プロセッサに直接データを供給する高速オンチップメモリ）において40％のスケーリングを実証しました。AIワークロードでは、モデルが膨大なデータをメモリから絶えず読み出すため、高速かつ高密度なオンチップメモリはトランジスタ数そのものと同じくらい重要です。このノードでSRAMスケーリングが40％改善されたという事実は、現在最も重要なワークロードに対して、このアーキテクチャが有効であることを示す意味のあるシグナルです。
開発状況、生産見通し、業界連携
この技術は、ニューヨーク州オールバニにある最先端の研究施設で開発されています。同施設には間もなく、ASML製のHigh-NA EUVリソグラフィ装置が導入される予定です。これは現在利用可能な中で最も先進的なチップ露光装置であり、このノードが要求する精度で回路を描画することができます。High-NA EUV装置の入手性と準備状況そのものが、この研究がどれだけ早く生産段階へ移行できるかを左右する要因となります。
生産までのタイムライン
IBMは、ナノスタックアプローチがスケーラブルであり、かつ競合他社が先にこのマイルストーンに到達しないという条件付きで、5年以内に生産が可能になると見積もっています。この条件付きの表現は率直なものです。研究用プロトタイプを高ボリューム生産へとスケールさせることは、ラボでの実証とはまったく別種の課題だからです。半導体開発の歴史には、製品化までに予想以上の時間を要した、あるいは結局製品化されなかった、印象的な研究上のブレークスルーが数多く存在します。
協業パートナー
IBMはこの取り組みを単独で進めているわけではありません。Lam Research、東京エレクトロン、SCREENセミコンダクターソリューションズが、ナノスタックを製造可能な技術へと変えるために必要なプロセス開発で協業しています。これらはいずれも半導体製造装置の大手企業であり、彼らが関与していることは、この取り組みが単なる研究上の好奇心ではなく、業界エコシステム全体が真剣に受け止めていることを示しています。
この協業が重要なのは、それが製造可能性について示唆する点にあります。この段階での装置メーカーとのパートナーシップは、IBMがデバイス物理だけでなく、生産に必要なプロセスエンジニアリングについてすでに考え始めていることを意味します。世界トップクラスの装置メーカーを早い段階から巻き込むのは、研究上のブレークスルーに商業化への現実的な道筋があると企業が信じているときに行うことです。
ガンベッタは、このアーキテクチャの転換を広い文脈で説明しました。「新しいナノスタックアーキテクチャによって、私たちは単にトランジスタを小さくしているのではなく、チップの構築方法そのものを再発明し、飛躍的な性能とエネルギー効率を実現しようとしているのです。」もしこの再発明が生産スケールでも有効であれば、多くのアナリストが想定していたより少なくとも10年はムーアの法則を延命させる可能性があり、その過程でAIハードウェアの経済性を再構築することになるかもしれません。
FAQ
IBMの0.7ナノメートルチップはどのような意義がありますか？
これは世界初のサブ1ナノメートルチップ技術であり、新しい3Dナノスタックアーキテクチャを用いることで、爪ほどの大きさのチップにほぼ1,000億個という飛躍的に高いトランジスタ密度を実現し、従来世代と比べてエネルギー効率も向上させています。
IBMのナノスタックアーキテクチャは、従来のチップ設計とどのように異なりますか？
従来のように平面（2次元）上でトランジスタを縮小していくのではなく、IBMのナノスタック手法では、3Dシーケンシャルインテグレーションを用いてトランジスタを3D層として垂直方向に積み重ね、段違いに配置します。これにより、物理的限界に近づきつつある横方向の微細化だけに頼ることなく、トランジスタ密度を高めることができます。
IBMの新チップは、従来世代の2nmチップと比べてどのような性能向上をもたらしますか？
0.7nmチップは、IBMの2nm世代機と比較して最大50％の性能向上、または用途に応じたアーキテクチャ設定次第で最大70％のエネルギー効率向上を実現します。
IBMのサブ1nmチップ技術は、いつ頃商業生産が可能になりますか？
IBMは、ナノスタック技術が高ボリューム生産へスケール可能であり、他の半導体企業の進歩に対して競争力を維持できることを前提に、5年以内に生産が開始される可能性があると見積もっています。
{“@context”:”https://schema.org”,”@type”:”FAQPage”,”mainEntity”:[{“@type”:”Question”,”name”:”IBMの0.7ナノメートルチップはどのような意義がありますか？”,”acceptedAnswer”:{“@type”:”Answer”,”text”:”これは世界初のサブ1ナノメートルチップ技術であり、新しい3Dナノスタックアーキテクチャを用いることで、爪ほどの大きさのチップにほぼ1,000億個という飛躍的に高いトランジスタ密度を実現し、従来世代と比べてエネルギー効率も向上させています。”}},{“@type”:”Question”,”name”:”IBMのナノスタックアーキテクチャは、従来のチップ設計とどのように異なりますか？”,”acceptedAnswer”:{“@type”:”Answer”,”text”:”従来のように平面（2次元）上でトランジスタを縮小していくのではなく、IBMのナノスタック手法では、3Dシーケンシャルインテグレーションを用いてトランジスタを3D層として垂直方向に積み重ね、段違いに配置します。これにより、物理的限界に近づきつつある横方向の微細化だけに頼ることなく、トランジスタ密度を高めることができます。”}},{“@type”:”Question”,”name”:”IBMの新チップは、従来世代の2nmチップと比べてどのような性能向上をもたらしますか？”,”acceptedAnswer”:{“@type”:”Answer”,”text”:”0.7nmチップは、IBMの2nm世代機と比較して最大50％の性能向上、または用途に応じたアーキテクチャ設定次第で最大70％のエネルギー効率向上を実現します。”}},{“@type”:”Question”,”name”:”IBMのサブ1nmチップ技術は、いつ頃商業生産が可能になりますか？”,”acceptedAnswer”:{“@type”:”Answer”,”text”:”IBMは、ナノスタック技術が高ボリューム生産へスケール可能であり、他の半導体企業の進歩に対して競争力を維持できることを前提に、5年以内に生産が開始される可能性があると見積もっています。”}}]}
本記事は人工知能の支援を受けて作成され、編集チームによる確認を経ています。
